積體電路測試工程包含硬體裝置和軟體程式兩大部分。硬體指的是自動測試裝置（ Automatic Test Equipment ， ATE ） ， 分類機 （handler），圓片針測機（wafer prober）；軟體指的是測試程式（test program）。
在半導體生產流程中，測試通常是指圓片測試（Wafer Sort，W/S）以及成品終測（Final Test，F/T），但是如果將範圍擴大，也可以包含圓片接收測試（Wafer Acceptance Test，WAT）、失效分析測試（failure analysis test）、特性分析測試（characterization analysis test），等等。以半導體產品種類來劃分，有邏輯（logic）、 模擬（analog）、混合訊號（mixed signal），儲存器（memory），單晶片系統（System on Chip，SoC），等等。
現今測試工程離不開電腦的輔助。除了自動測試裝置是以電腦為 核 心 外 ， 自 動 測 試 圖 形 生 成 （ Automatic Test Patten Generation ， ATPG）、可測性設計（Design For Testability，DFT）、掃描測試 （scan test）、內建自測試（Build-in Self Test，BIST），都需要依賴 電腦輔助設計（Computer Aid Design，CAD）。
測試成本大約佔晶片生產總成本組成的10%上下。與其他的晶片 生產技術一樣，隨著技術的進步，晶片測試的成本、複雜度和速度的 要求也越來越高，各種DFT技術也正迅速發展。
18。1 測試硬體和程式
18。1。1 測試硬體
自動測試裝置可以根據測試軟體的規劃對待測元件（Device Under Test，DUT）做電性測試。一套自動測試裝置主要包含主機 （mainframe），測試頭（test head），分類機或針測機（handler or prober）以及電腦伺服器（computer server）。此外，還有各晶片專用 的負載板（load board）和針測板（probe card）。
半導體元件的速度越來越快，功能越來越複雜，意味著需要更先 進的自動測試裝置，更長的測試時間，測試成本也越來越貴。一套數 GHz，數千管腳的測試裝置價值數百萬美元。為減低測試成本，因此發展了各種可測性設計技術。透過可測性設計，可以降低測試頻率、 減少管腳、降低機臺效能的要求，同時也降低測試複雜度，減短測試時間。
分類機（handler）和圓片針測機（wafer prober）有兩大主要功 能，第一是提供晶片與測試機臺接觸的介面，第二是作為晶片測試結果好壞、優劣分類的機器裝置。分類機處理封裝後的晶片，針測機處理封裝前的圓片。
18。1。2 測試程式
測試程式對待測元件做電性測試規劃，包含：
（1）定義測試專案，專案順序流程、頻率、電壓、電流、波形、 向量（vector）、圖形（pattern）、測試標準（test specification），等 等，最後對測試結果評判好壞（pass/fail）與等級（grade），並做分 類（binning）。
（2）測試專案包含有開短路測試，漏電流測試，電源電流測試， 引數測試，基本功能測試，串擾測試，掃描測試，I DDQ 測試，自動測 試圖形生成（ATPG）測試，等等。
（3）測試資料管理與分析，包括電性引數資料，批次良率，圓片 圖，冗餘修復資料，等等。
理想的測試程式追求有最高的覆蓋率，最短的測試時間，最佳的良率，最好的質量。
1．特性分析測試
特性分析測試（characterization analysis test）用來驗證晶片的功能 以及效能與設計目標的差異，包含時序、操作電源電壓/電流、輸入/ 出電壓和電流、操作速度、上升/下降時間（rise/fall time）、設立/維 持時間（setup/hold time），等等。
2．生產測試
在晶片的生產流程中，一般需要經過多道測試，如圓片測試、老 化測試、封裝後測試、質檢測試等。生產測試（production test）側重 好壞分類、效能分級、成本控制、質量提升，依照晶片實際好壞以及 測試好壞，可以有以下四種結果：
（1）晶片好，測試好：測試結果正確，此即產品良率。
（2）晶片壞，測試壞：測試結果正確，稱不良率。
（3）晶片好，測試壞：測試結果不正確，此即產品的良率損失， 稱為誤殺（over kill）。
（4）晶片壞，測試好：測試結果不正確，此即產品質量損失，稱 為誤放（under kill）。
3．失效分析測試
對於被測試判定失效、客戶退返或可靠性不良的晶片，必須進行 失效分析測試（failure analysis test），以歸類失效原因是效能退化、 缺 陷 、 電 過 載 （ Electrical Over Stress ， EOS ） 、 靜 電 損 傷 （Electrostatic Damage，ESD）或其他，失效分析測試的電性結果將會 提供給物理失效分析作參考和依據。
4．電引數測試（parametric test）
分為直流引數（DC parameters）和交流引數（AC parameters）。 直流引數測試有開/短路測試，漏電流測試，電源電壓/電流測試；交 流引數包括頻率，上升/下降時間（rise/fall time），設定/維持時間 （setup/hold time）等。
18。1。3 缺陷、失效和故障
晶片製造或使用上的物理缺陷（defect），會使電路功能形成故障 （fault），造成晶片失效（failure）。測試的目的就是要找出造成失效 的故障，再由失效分析找出物理缺陷。物理缺陷有：材料殘留或缺 失；柵氧化層擊穿，針孔；電遷移造成的互連線開路或短路；P-N結 漏電；封裝時造成的開路或短路。
故障有固定0（stuck-at-0，s-a-0）、固定1（stuck-at-1，s-a-1）、 傳遞延遲、訊號串擾等。電路失效可以區分為軟失效（soft failure）和 硬失效（hard failure）。軟失效的原因有高能射線，電源不穩，輸入 驅動不足等外界原因；軟失效不是物理缺陷造成的，經過電源重啟， 失效會消失，晶片功能可恢復。硬失效是指包含物損壞，引數變壞。 硬失效是不可恢復的。
18。2 儲存器測試
半導體器件構成的儲存器有動態隨機儲存器（DRAM），靜態隨 機儲存器（SRAM），快閃記憶體（Flash）等。儲存器測試的流程通常有圓 片測試（wafer sort，W/S），鐳射修復（laser repair，L/R），老化 （burn-in，B/I），終測（final test，F/T）等。圓片測試有時又稱為芯 片針測（chip probing）。儲存器構造的特點是電路單元規律重複，管 腳少，生產量很大。因為儲存器的功能是資料儲存，所以測試的目的 就是測試它的資料儲存功能。測試方法簡單地說就是把資料寫入，再 讀出與原資料做比對；如果相同則功能透過，否則即失效。儲存器的 每一儲存晶胞單元（cell）是由兩個地址作定位，分別是X ，和Y 。習 慣上我們用棋盤方格來表示。現今的儲存器測試要求大量平行測試 （parallel test），一次測試256顆晶片，甚至512顆。測試頻率可以達 到數GHz。這需要昂貴的測試裝置。
18。2。1 儲存器測試流程
儲存器的封裝測試流程如下。
（1）第一道圓片測試（wafer sort 1，W/S 1）：做基本的引數測試，功能測試。最特別的是測試晶片是否可以修復；如果可以，修復地址會被記錄。
（2）鐳射修復（laser repair）：根據W/S 1的修復地址來修復失效 單元。
（3）第二道圓片測試（wafer sort 1，W/S 2）：確認鐳射修復的良率，通常只做抽樣測試，有的時候可以省略。
（4）封裝（assembly）。
（5）第一道終測（final test，F/T 1）：做基本的引數測試，功能 測試。這道測試可以確認封裝生產的良率，找出封裝的問題。
（6）老化（Burn-In，B/I）：老化用來提高可靠度和質量水平。
（7）第二道終測（final test 2，F/T 2）：第二道終測通常是完整的測試，包括引數、速度、功能、串擾等專案。
18。2。2 測試圖形
儲存器的資料儲存模式和失效模型是相關的。包含地址行進方 式，資料寫入和讀出方式，0或1資料在儲存器內構成的圖形，組合成 測試圖形（test pattern）。用以下記法來簡單說明儲存器測試圖形。
x：表示行地址。x↑表示是行地址由0遞增到最大行地址；x↓表示 是行地址由最大行地址遞減到0。
y：表示列地址。y↑表示是列地址由0遞增到最大列地址；y↓表示 是列地址由最大列地址遞減到0。
w0/w1：表示寫入儲存器的資料，分別為寫入0或1。
r0/r1：表示讀出儲存器的資料，分別為讀出0或1。
（1）掃描圖形（scan pattern）
全部單元寫0→全部單元讀0→全部單元寫1→全部單元讀1。即
（↑，y↑，w0）→（x↑，y↑，r0）→（x↑，y↑，w1）→（x↑， y↑，r1）
（2）行進圖形（marching pattern）
全部單元寫0→全部單元逐一（讀0，寫1，讀1）→全部單元逐一 （讀1，寫0，讀0）→全部單元讀0。即
（x↑，y↑，w0）→（x↑，y↑，r0，w1，r1）→（x↑，y↑，r1， w0，r0）→（x↑，y↑，r1）
（3）步行圖形（walking pattern）
全部單元寫0→全部單元逐一（寫1，（其餘全部單元（讀0），讀 1）→全部單元逐一（寫0，（其餘全部單元（讀1），讀0）→全部單 元讀0。即
（x↑，y↑，w0）→（x↑，y↑，（w1（x′↑，y′↑，r0））） →（x↑，y↑，（w0（x′↑，y′↑，r1）））→（x↑，y↑，r0）
（4）背景圖形（background pattern）
所謂背景圖形是指實際上寫入儲存陣列的資料組合圖形。當我們 說對全部單元寫入1時，如果背景圖形是棋盤格圖形，則單元（x，y） 的周圍單元（x+1，y），（x，y+1），（x-1，y），（x，y-1）將實 際上寫入0。常用的背景圖形有棋盤格圖（checkerboard），行柱狀圖 （X-bar），列柱狀圖（Y-bar）等，如圖18。1所示。
18。2。3 故障模型
做儲存器故障分析時會將失效位元標記在儲存陣列上，稱為位元圖（Bit Map）。
儲存器故障模型以及故障原因包含以下數種，如圖18。2所示。
單位元（single bit，SB）：位元接觸點不良，電晶體漏電，介電層擊穿等。
雙位元（twin bits，TB）：兩相鄰位元有短路或漏電串擾。
叢位元（cluster bits）：由大的particle，光刻缺陷造成。
單行/單列（single row/column）：字元線/位元線（word/bit line） 有漏電性的缺陷。
雙行/雙列（two row/column）：兩相鄰字元線/位元線短路或金屬 字元線接觸點不良。
18。2。4 冗餘設計與鐳射修復
冗餘設計（redundancy），為了提升生產良率，儲存器設計有冗 餘單元（redundant cells），可以替換部分失效的單元。當測試程式發 現有失效的單元時，會記錄所有失效的單元地址。在測試結束時，冗 餘分析子程式會判斷此晶片是不是可以修復成為無缺陷的晶片。如果 可以修復，修復的地址會被記錄，並輸出給修復裝置。對於缺陷太多 而無法完全修復的晶片，即判定為廢品。
晶片的冗餘設計由冗餘單元行/列和地址解碼器組成。鐳射修復 （laser repair，L/R）機臺會把需要修復的解碼器設定為被測試到的缺 陷地址。例如，假設缺陷地址是X=511行，就將冗餘行地址解碼器設 定成X=511。所以，當外部讀寫輸入地址與冗餘解碼器相同時，晶片 就會讀寫冗餘單元的資料，而不是主儲存陣列的資料。
冗餘解碼器是由多晶矽或鋁線構成的保險絲陣列（poly/al fuse array）組成的，由鐳射熔斷相對應地址的保險絲組合，完成解碼設 定。新的保險絲設計已採用電流保險絲（e-fuse），熔斷的方法是利用 電遷移效應。
18。2。5 儲存器可測性設計
隨著單一晶片儲存器容量成長到G-Byte，測試時間也隨著增加。 如暫時不考慮晶片操作頻率的變化，當容量增加4倍，理論測試時間也 增加為4倍；產能也就降為1/4。若考慮操作頻率加快，則測試時間可 能只增加2～3倍。但相對的測試裝置也需要較高頻率，較昂貴的機 臺。採取地址/資料壓縮的可測性設計可以部分地解決容量增加帶來的 測試成本增加的問題。
假設將儲存器陣列看成映象的兩個小陣列組合，一個地址可以讀 寫兩個小資料陣列各相同地址的一筆資料，這樣一來儲存器需要測試 的容量就變為原來的1/2，這就是地址壓縮。例如，一個8乘8的陣列， 經由地址壓縮設計，就成了兩個8乘4的小陣列。原先8×8=64的測試深 度就壓縮為8×4=32。
此外，隨著工藝線改良，晶片的操作頻率已經達到GHz，如何活 化低頻率的舊測試裝置一直是節約測試成本需考慮的一個問題。在芯 片加入可測性設計，減低測試操作頻率，可以將部分測試專案，如基 本功能測試、漏電測試、串擾測試、保持測試，用低頻率的機臺來測 試。
18。2。6 老化與測試
依照可靠性的浴缸曲線，晶片在使用早期會有較高的失效比率， 即早夭期。老化用來篩選出使用壽命短的晶片，使失效率降低。老化在高溫125℃，1。2～1。4倍Vdd 高電壓下進行，依照產品的可靠性水平，老化的時間在數小時到數十小時。
老化的操作模式有
靜態老化 （Static Burn-in，SBI）
動態老化（Dynamic Burn-in，DBI）
老化加測試（Test During Burn-in，TDBI）
圓片老化（Wafer Level Burn-in，WLBI）
其中，靜態老化只加入Vdd 電源和高溫，不輸入訊號驅動晶片。動態老化加入Vdd 電源和高溫，並輸入訊號驅動晶片做讀和寫動作，但不控制輸入的地址，讀出的資料並不做好壞判斷。
老化加測試（TDBI），由於老化的操作時間長，所以TDBI將部分長時序的測試圖形轉移到老化的環節執行，可以降低昂貴的測試機臺時間， TDBI是一種動態老化的操作模式，TDBI的機臺需要加入圖形產生器和資料比較器，機臺也較為複雜，昂貴，但是省下的測試機臺時間還 是有較好的經濟效益的。
圓片老化（WLBI），一般的老化操作是在封裝好的晶片上進行，現在先進的老化可以在圓片時執行，儲存器在圓片時執行老化需要有特別的可測性設計，稱為老化模式（burn-in Mode），啟動儲存器的老化模式之後，全部的儲存單元都會同時被拉高電壓，圓片老化只需要在進入老化模式的時候輸入訊號，基本上這是一種靜態老化操作。圓片老化是在圓片測試之前或內建在測試程式之中。假若圓片老化產生的失效單元是在冗餘修復範圍內，那麼良率 就可以提升，這是它的優點之一。但是圓片老化並不能取代封裝後老化。
18。3IDDQ“ role=”presentation“ style=”display： inline-block； font-style： normal； font-weight： normal； text-indent： 0px； text-align： left； text-transform： none； letter-spacing： normal； word-spacing： normal； overflow-wrap： normal； float： none； direction： ltr； max-width： none； max-height： none； min-width： 0px； min-height： 0px； border： 0px； position： relative；“>IDDQ測試
CMOS電路的特性在靜態時的電流消耗非常低，但是如果電路存 在缺陷，那就可能引起異常的漏電流，這就是IDDQ 測試（quiescent IDD ）的基本原理。對於一組電路正常的晶片來說，它們的靜態電流會呈現正態分佈（見圖18。3），因此，從這組分佈，可以定下靜態電源電流的測試標準。對於超出電流標準的晶片，即使晶片的功能測試是正常的，也判定為失效。相對於其他的測試專案，IDDQ 測試的優點有 測試時間短、可以提升可靠度、提高可測試度、降低功耗等。
IDDQ 測試可以偵測到的缺陷有開/短路、橋接、柵氧層擊穿等物 理缺陷，這些缺陷都會引發明顯的IDDQ 電流增大。內部連線線的短路 與橋接如果存在電位差，即引起升高的電源電流。開路造成下級電路 浮接，CMOS閘門無法完全緊閉，也形成漏電。
IDDQ 測試的概念比較直觀，容易瞭解，也容易實現。但要達到高 覆蓋率的IDDQ 測試，關鍵是如何在缺陷處形成電位差，引發異常漏電流。這就需要引進測試向量來配合。許多設計模擬工具可以提供IDDQ 測試向量生成。此外，IDDQ 測試標準也必須跟著定期檢查，以避免不 正確的IDDQ 測試標準（specification）設定造成的誤殺（over kill）或 誤放（under kill）。而製造工藝的工程變更，也會造成電流分佈的變化。
IDDQ 測試電路如圖18。4所示。
18。3。1IDDQ” role=“presentation” style=“display： inline-block； font-style： normal； font-weight： normal； text-indent： 0px； text-align： left； text-transform： none； letter-spacing： normal； word-spacing： normal； overflow-wrap： normal； float： none； direction： ltr； max-width： none； max-height： none； min-width： 0px； min-height： 0px； border： 0px； position： relative；”>IDDQ測試和失效分析
理論上，IDDQ 測試的失效現象是存在不正常的大漏電流路徑，在時效分析手法用EMMI或OBRICH最有效。因為大漏電流引起的熱點、 紅外線以及複合產生的光子等，由此對缺陷點做定位。一旦失效位置確定後，再借助相關工具就可以判斷失效機理，進而提供解決方案， 提升良率。
18。3。2IDDQ“ role=”presentation“ style=”display： inline-block； font-style： normal； font-weight： normal； text-indent： 0px； text-align： left； text-transform： none； letter-spacing： normal； word-spacing： normal； overflow-wrap： normal； float： none； direction： ltr； max-width： none； max-height： none； min-width： 0px； min-height： 0px； border： 0px； position： relative；“>IDDQ測試與可靠性
IDDQ 測試方法對於晶片的可靠性提升是很有幫助的。有兩種可能的漏電流來源，一個是缺陷造成的，一個是電晶體過大的漏電流。如果晶片可以透過掃描和功能測試，但IDDQ 電流過大，統計表明，這類晶片會有較大的可靠性隱患。
18。4 數字邏輯測試
數字邏輯與自動測試向量生成（ATPG）
1．通路敏化法以及相關的自動測試生成演算法
對一條通路中所有邏輯閘電路的一切輸入設定適當的值，然後追 蹤訊號線上的這個邏輯變化傳播到輸出端的結果，其輸出端的邏輯變 化能反映該訊號線的邏輯變化，就稱這樣的通路為一條敏化通路。這 樣，根據輸出端的邏輯變化就能確定出敏化通路上的邏輯故障，從而 找出檢測該故障的一個測試向量。
如果要讓故障能傳播到輸出端，那麼通道內一切與門（AND）和 與非門（NAND）的其餘輸入端都應該要設定為1值；一切或門 （OR）和或非門（NOR）的其餘輸入端都應該設定為0值。這就是故 障傳播和通路敏化的條件。
通路敏化法的主要步驟如下：
（1）故障敏化。對一個固定型故障（stuck-at fault）透過使驅動 訊號和故障相反的邏輯值來啟用。這對於確保無故障電路和有故障電 路之間的行為的不同是必須的。
（2）故障傳播。將故障相應透過一條或多條路徑傳播到電路的輸出。
（3）一致性檢查。就是從敏化通路的輸出端返回到輸入端，檢查 輸入門的各個輸入邏輯是否一致。如果相同，那麼這一個故障的敏化 就是成功的，否則就要尋找另外一條路徑，並重覆上面各步驟。
在通路敏化法的基礎上，有一些效益更高的組合電路自動測試矢 量生成方法，較著名的有D演算法、PODEM演算法和FAN演算法。
D演算法是由Roth等人提出，它克服了一維演算法的侷限，採用多維 敏化的思想，同時敏化從故障位置到電路的所有輸出端的全部通路。 他用（0，1，x ，D，D）五個狀態來描述電路中各個訊號線的狀態。 只要所考慮的故障是可測的，D演算法就能夠求得該故障的測試向量。D 演算法是第一個建立在嚴格的理論基礎上的組合電路自動測試向量生成 演算法，而且便於在計算機上實現。D演算法的不足之處是在進行測試生 成時將大量的時間用在許多不同的路徑測試上；如果電路的規模大， 往往計算很複雜，效率不高。
PODEM演算法是由Goel等人提出的。PODEM演算法吸收了窮舉法的 優點，將原始輸入逐一設定值，對預定的故障生成測試向量，所以避 免了許多盲目試探，減少了D演算法中回溯和判決的次數，測試向量的 產生速度快了許多，而且有較高的故障覆蓋率。PODEM演算法首先是激 活故障，再將啟用條件反向回溯，待滿足啟用條件的原始輸入賦值以 後，再進行正向驅趕。每驅趕一個門，就對滿足驅趕條件和賦值逐個 反向回溯，直到驅趕到原始輸出為止。
FAN演算法是由Fujiwara和Shimono提出的。FAN演算法更加減少回溯 和判決的次數。特點是：唯一確定訊號的直接分配，唯一敏化，在頭 線（主導線）停止回溯以及多路回溯。FAN演算法在啟用故障之後，首 先進行D驅趕，然後再進行反向跟蹤，但FAN演算法有特別的D驅趕和反 向跟蹤演算法。
2．自動測試向量生成的其他應用
自動測向量生成除了能夠偵測固定式故障，對於不斷髮展的半導 體技術，還能夠測試其他的障礙，比如傳播延遲故障，電源噪音，串 擾失效。延遲故障的檢測需要在電路所設計工作速度下測試，所以也 就需要昂貴的高速測試機臺，如何在低速測試機臺完成測試，也是研 究的主題。
電源噪聲主要會降低晶片的效能，造成單元之間互連的傳播延遲 和可靠性的下降，自動生成的測試向量必須能夠產生最差情況下的電 源噪聲。
此外，ATPG演算法的技術也在晶片自動化設計的領域當中，包括邏 輯最佳化、冗餘檢測、時序分析等方面都有所幫助。
18。5 可測性設計
可測性設計（design for testability，DFT）是在微電子晶片產品設 計中加入了先進的測試設計，使得所涉及晶片的製造測試、開發和應 用變得更為容易和便宜。
掃描設計是與組合邏輯設計相關的最常見DFT方法。基本觀念就 是它可以透過觸發器構成的電路來控制和觀測電路內部狀態。觸發器就是電路內部的觀察點。
18。5。1 掃描測試
1．掃描設計與測試
掃描設計是透過對電路增加一 個 有 觸 發 器 的 測 試 模 式 （ test mode）設計。在設計上，都採用D 觸發器（見圖18。5）。當電路處於測 試模式的時候，所有觸發器在功能 上串成一個或多個移位暫存器。觸 發器的輸入時對適當的插入在組合 電路的觀察點上，訊號在電路內傳輸的結果可以經由觀察點的移位暫 存器讀出，從而判斷訊號在電路內部邏輯傳播錯誤的產生點。
這些移位暫存器（也稱掃描暫存器）的輸入輸出也可以變成原始 的輸入輸出，透過將邏輯狀態設定到移位暫存器中的方法，可以設定 觸發器的初始值，作為一個輸入值；同樣地，也可以透過將移位暫存 器內容讀出來，而觀察移位暫存器的狀態，作為一個輸出值。
掃描測試是在兩個階段中完成的，第一個階段是測試掃描暫存 器，透過設定SE=1使電路設定成掃描模式，這使所有的觸發器在 SI（scan-in）與Q（scan-out）之間串成了一組移位暫存器，或稱為掃 描鏈。一個（觸發器總數+4）的序列訊號加入到暫存器SI序列中，經 由時鐘訊號C控制，序列訊號被移位到可以觀察的Scan-Out輸出上，再 將Scan-Out輸出與輸入序列做比較。如此一來，測試了移位暫存器是 否可以正確操作。
測試的第二階段是對組合邏輯電路的固定故障做測試，一個掃描 測試輸入向量包含兩個部分，即組合電路的原始輸入部分和移位暫存 器的狀態變數部分。每一個掃描測試輸出向量也同樣包含兩個部分， 即組合電路的原始輸出部分和移位暫存器的輸出部分。掃描測試在每 一個系統時鐘週期輸入一個掃描測試向量，也就是使用ATPG生成的測 試向量，作為組合電路的原始輸入向量以及作為移位暫存器設定初始 值的向量。當掃描測試向量輸入之後，可以讀出原始輸出向量和移位 暫存器的輸出向量，與期望值作比較。如果不符合，所有的影響原始 輸出的故障此時都可以透過判斷觸發器狀態變數而被檢測出來。
2．掃描設計的開銷
使用掃描測試有兩種型別的不利影響，即掃描硬體增加的晶片尺 寸以及降低了訊號速度。觸發器的存在和佈線增加了訊號的電容負 載，時鐘速度可能會有5%到10%的損失，應該經由良好的佈局和佈線 來控制這兩個開銷。根據成本的控制，產生的開銷控制在10%以下是 可能的。
18。5。2 內建自測試
內建自測試（build-in self test，BIST）字面的意義來說就是將測 試 的 矢 量 生 成 （ test pattern generator ） 和 輸 出 響 應 分 析 （ output response analyzer）的結果判斷電路設計內建在晶片之中。晶片內建自 測試的好處有減小測試和維護代價，較低的測試生成代價，減小測試 向量的儲存維護，使用較簡單和便宜的ATE，可並行測試許多單元， 縮短測試應用時間，可在功能系統速度下測試，等等。如圖18。7所示 為內建自測試與測試系統結構圖。
內建自測試測試向量生成的方式有以下幾種：
（1）第一種方法是將ATPG產生的測試向量即刻儲存在晶片內部 的ROM中。定位測試向量的數量相當大，會佔用很大的芯片面積。
（2）第二種方法使用線性反饋的移位暫存器（linear feedback shift register，LFSR）產生偽隨機（pseudo-random）測試向量，這種 方法產生的設計需求最少，是很好的解決方案。
（3）第三種方法是使用計數器產生一個窮舉測試向量序列，但是 這會耗費太多的測試時間。
（4）第四種方法是LFSR+ROM結合，是最有效的方法之一。首先採用LFSR作為原始測試模式，然後採用ATPG程式生成LFSR漏失故障的附加測試向量，附加測試向量儲存於晶片內ROM中，或嵌入到 LFSR的輸出或掃描鏈中。
在儲存器的測試中，BIST設計測試是比較容易達成的。例如，儲 存器的掃描圖形（scan pattern）、行進圖形（march pattern）的地址信 號產生是規則而且重複的，從0逐一累加到最大地址，或從最大地址逐 一遞減到0，在電路的設計上可以用計數器簡單達成。內建儲存器的 SoC晶片的測試都會採用這種測試設計（memory BIST，MBIST）。